2024年3月28日发(作者：管曼安)
16脚
TXER/TXD [4]：输入脚，传输错误或者是第五个TXD数据位，在100兆模式下，此脚为高，同
时TXEN为高，暂停信号代替实际的数据。在10兆模式下这个输入脚被忽略，在旁路模式下（旁路
4B5B）此脚变成TXD[4]脚，第五个TXD的数据 of 5B信号。
20,19,18,17脚 TXD [0:3] 发送数据，4位数据输入（与TXCLK同步）在10兆或者100兆的半字节模
式，在10兆的GPSI模式（7线）下，TXD [0]被用作串行数据输入脚，TXD [1:3]被忽略。输入脚即芯
片发送数据给它，它接收后再发送。
21脚TXEN：传输使能，高电平表示TXD [0:3]上数据是合法的在10兆或者100兆模式下。在10兆的
GPSI模式（7线）下，高电平显示TXD [0]上数据合法。
22脚TXCLK/ISOLATE：输出脚，当刚上电时是输入脚，拉低，发送时钟脚，为TXEN, TXD, and TXER.
TXCLK的传输提供时钟参考，有PHY提供。25MHZ是100兆半字节模式，2.5兆是10兆半字节模
式，10兆是10兆GPSI (7-Wired) mode（说是7线好像只用单线传输）。
ISOLATE的设置是：当上电复位时是输入，0：寄存器0.10将被初始化成0,1：寄存器0.10将被初始化
成1.
24脚MDC:输入脚，管理数据的时钟脚，MDIO管理数据的同步时钟，这个时钟由管理芯片提供，最
大12.5MHZ.
25脚MDIO:输入/输出脚，双向的管理数据可能被管理芯片或者PHY提供。
29,28,27,26 RXD[0:3]/PHYAD[0:3]：三态输出，上电输入，拉低，在10/100兆MII模式四位输出（与
RXCLK同步)。在10兆的GPSI模式（7线）下，RXD [0]脚是串行数据输出脚，RXD [1:3] are ignored
PHY address [0:3]，上电复位成输入脚，PHY地址检测输入脚。
32脚 MDINTR：输入/输出，上电输入，拉低，状态中断输出脚，当有一个状态改变（包括link, speed,
duplex depend on interrupt register [21]）即由状态改变同时中断也设置了，才会输出。如果原来是
低，则中断时输出高，如果是高则中断时输出低。
34脚 RXCLK/10BTSER：三态输出脚，上电输入，拉高，接收时钟由PHY提供时间参考为RXDV, RXD,
and RXER.。PHY可能从接收的数据中恢复RXCLK参考，或者从25MHZ在100M MII模式下，2.5MHZ
在10M MII模式下，10MHZ在 10Mbps GPSI (7-Wired) mode。
10BTSER仅支持10M模式（上电输入），0 = GPSI (7-Wired) mode in 10M mode
1 = MII mode in 10M mode
35脚CRS/PHYAD[4]：三态输出，上电输入，拉低，载波感应检测或者PHYAD[4]，在10 BASE-T
或者100BASE-TX的半双工模式下，高电平表示载波的存在是因为接收或者传输有效（正在进行中）
在repeater或者全双工模式下，这个信号置高显示载波的存在仅仅因为接收有效
此脚作为PHYAD[4]（上电输入）PHY地址感应输入脚。
36脚COL/RMII：三态输出，上电输入，拉低，冲突检测，在10M或者100M的半双工模式，高电平
显示冲突状态，在全双工模式，此脚一直为低。简化的MII使能脚，此脚也用来选择正常的MII或者简
化的MII,(上电是输入)，0是正常的MII(默认)，1是简化的MII，此脚经常被拉低，除非用于简化的MII。
37 脚RXDV/TESTMODE：三态输出，上电输入，拉低，接收数据合法，高电平显示合法的数据在
RXD [0:3]中，测试模式控制脚（上电输入）0是正常的操作（默认）1为测试模式使能。
38脚 RXER/RXD[4]/RPTR：三态输出，上电输入，拉低，接收数据错误或者5B情况下第五个接收
数据位，高电平显示一个不合法的符号被检测到，在解码旁路模式（旁路4B5B）RXER变成RXD [4],5B
符号的第五个接收数据位。这个脚也可以用来选择Repeater or Node mode.（上电输入）
0 Node Mode (default)
1 Repeater Mode
31 LEDMODE：LED模式选择，0，支持双灯，1正常的灯
40 RESET#：低电平用来初始化DM9161A
3,4脚 RX+RX-：输入脚，差分数据从媒体被接收
7,8脚 TX+ TX-：输出脚，差分传输对，差分数据被传输到媒体，在TP模式下。
11 脚 LED0/OP0：输出脚，上电输入，上拉。LED驱动输出0，op0：上电复位输入，此脚用来控制
强制的或者是公布的操作模式，在上电后此值被写入寄存器。
12脚 LED1/OP1：输出脚，上电输入，上拉。LED驱动输出1，op1：上电复位输入，此脚用来控制
强制的或者是公布的操作模式，在上电后此值被写入寄存器。
13脚 LED2/OP2：输出脚，上电输入，上拉。LED驱动输出2，op2：上电复位输入，此脚用来控制
强制的或者是公布的操作模式，在上电后此值被写入寄存器。
10 脚 PWRDWN：输入脚，掉电控制，高电平强制芯片到掉电模式，在掉电模式下大部分芯片的模
块被关电，仅MII管理接口（MDC, MDIO)可利用（PHY对管理传输有用，在MII上不会产生假信号），
要想离开掉电模式必须用软件或者硬件复位让PWRDWN脚为低。
14脚 CABLESTS/LINKSTS：输出脚，上电输入，下拉，Cable Status or Link Status，此脚用来显
示上电复位为输入的时候Cable是否是连接状态，0没有Cable连接，1有Cable连接。此脚也被用来显
示上电复位输入为高的时候LINK的连接状态，0有LINK,1没LINK
39 DISMDIX:HP自动翻转，1自动模式失效，0使能HP自动翻转
47 BGRESG P Bandgap Ground
48 BGRES O Bandgap Voltage Reference Resistor 6.8K ohm +/- 1%
42 XT2 I/O Crystal Output; REF_CLK input for RMII mode
43 XT1 I Crystal Input
1,2 AVDDR P Analog Receive Power output
9 AVDDT P Analog Transmit Power output
5 AGND P Analog Receive Ground
6 AGND P Analog Transmit Ground
46 AGND P Analog Substrate Ground
23,30,41 DVDD P Digital Power
15,33,44 DGND P Digital Ground
OP2 OP1 OP0 Function
0 0 0 Dual Speed 100/10 HDX
0 0 1 Reserved
0 1 0 Reserved
0 1 1 Manually Select 10TX HDX
1 0 0 Manually Select 10TX FDX
1 0 1 Manually Select 100TX HDX
1 1 0 Manually Select 100TX FDX
1 1 1 Auto-negotiation Enables All Capabilities
LED通过在上电复位后或者通过写PHY寄存器软件复位后每500MS闪烁一次，所有LED脚是双向脚，
可以配置成高有效或者低有效，如果这个脚被拉高，则复位后低有效，如果这个脚被拉低，则复位后
高有效。
正常的LED模式：pin31=ledmode=1;
2024年3月28日发(作者：管曼安)
16脚
TXER/TXD [4]：输入脚，传输错误或者是第五个TXD数据位，在100兆模式下，此脚为高，同
时TXEN为高，暂停信号代替实际的数据。在10兆模式下这个输入脚被忽略，在旁路模式下（旁路
4B5B）此脚变成TXD[4]脚，第五个TXD的数据 of 5B信号。
20,19,18,17脚 TXD [0:3] 发送数据，4位数据输入（与TXCLK同步）在10兆或者100兆的半字节模
式，在10兆的GPSI模式（7线）下，TXD [0]被用作串行数据输入脚，TXD [1:3]被忽略。输入脚即芯
片发送数据给它，它接收后再发送。
21脚TXEN：传输使能，高电平表示TXD [0:3]上数据是合法的在10兆或者100兆模式下。在10兆的
GPSI模式（7线）下，高电平显示TXD [0]上数据合法。
22脚TXCLK/ISOLATE：输出脚，当刚上电时是输入脚，拉低，发送时钟脚，为TXEN, TXD, and TXER.
TXCLK的传输提供时钟参考，有PHY提供。25MHZ是100兆半字节模式，2.5兆是10兆半字节模
式，10兆是10兆GPSI (7-Wired) mode（说是7线好像只用单线传输）。
ISOLATE的设置是：当上电复位时是输入，0：寄存器0.10将被初始化成0,1：寄存器0.10将被初始化
成1.
24脚MDC:输入脚，管理数据的时钟脚，MDIO管理数据的同步时钟，这个时钟由管理芯片提供，最
大12.5MHZ.
25脚MDIO:输入/输出脚，双向的管理数据可能被管理芯片或者PHY提供。
29,28,27,26 RXD[0:3]/PHYAD[0:3]：三态输出，上电输入，拉低，在10/100兆MII模式四位输出（与
RXCLK同步)。在10兆的GPSI模式（7线）下，RXD [0]脚是串行数据输出脚，RXD [1:3] are ignored
PHY address [0:3]，上电复位成输入脚，PHY地址检测输入脚。
32脚 MDINTR：输入/输出，上电输入，拉低，状态中断输出脚，当有一个状态改变（包括link, speed,
duplex depend on interrupt register [21]）即由状态改变同时中断也设置了，才会输出。如果原来是
低，则中断时输出高，如果是高则中断时输出低。
34脚 RXCLK/10BTSER：三态输出脚，上电输入，拉高，接收时钟由PHY提供时间参考为RXDV, RXD,
and RXER.。PHY可能从接收的数据中恢复RXCLK参考，或者从25MHZ在100M MII模式下，2.5MHZ
在10M MII模式下，10MHZ在 10Mbps GPSI (7-Wired) mode。
10BTSER仅支持10M模式（上电输入），0 = GPSI (7-Wired) mode in 10M mode
1 = MII mode in 10M mode
35脚CRS/PHYAD[4]：三态输出，上电输入，拉低，载波感应检测或者PHYAD[4]，在10 BASE-T
或者100BASE-TX的半双工模式下，高电平表示载波的存在是因为接收或者传输有效（正在进行中）
在repeater或者全双工模式下，这个信号置高显示载波的存在仅仅因为接收有效
此脚作为PHYAD[4]（上电输入）PHY地址感应输入脚。
36脚COL/RMII：三态输出，上电输入，拉低，冲突检测，在10M或者100M的半双工模式，高电平
显示冲突状态，在全双工模式，此脚一直为低。简化的MII使能脚，此脚也用来选择正常的MII或者简
化的MII,(上电是输入)，0是正常的MII(默认)，1是简化的MII，此脚经常被拉低，除非用于简化的MII。
37 脚RXDV/TESTMODE：三态输出，上电输入，拉低，接收数据合法，高电平显示合法的数据在
RXD [0:3]中，测试模式控制脚（上电输入）0是正常的操作（默认）1为测试模式使能。
38脚 RXER/RXD[4]/RPTR：三态输出，上电输入，拉低，接收数据错误或者5B情况下第五个接收
数据位，高电平显示一个不合法的符号被检测到，在解码旁路模式（旁路4B5B）RXER变成RXD [4],5B
符号的第五个接收数据位。这个脚也可以用来选择Repeater or Node mode.（上电输入）
0 Node Mode (default)
1 Repeater Mode
31 LEDMODE：LED模式选择，0，支持双灯，1正常的灯
40 RESET#：低电平用来初始化DM9161A
3,4脚 RX+RX-：输入脚，差分数据从媒体被接收
7,8脚 TX+ TX-：输出脚，差分传输对，差分数据被传输到媒体，在TP模式下。
11 脚 LED0/OP0：输出脚，上电输入，上拉。LED驱动输出0，op0：上电复位输入，此脚用来控制
强制的或者是公布的操作模式，在上电后此值被写入寄存器。
12脚 LED1/OP1：输出脚，上电输入，上拉。LED驱动输出1，op1：上电复位输入，此脚用来控制
强制的或者是公布的操作模式，在上电后此值被写入寄存器。
13脚 LED2/OP2：输出脚，上电输入，上拉。LED驱动输出2，op2：上电复位输入，此脚用来控制
强制的或者是公布的操作模式，在上电后此值被写入寄存器。
10 脚 PWRDWN：输入脚，掉电控制，高电平强制芯片到掉电模式，在掉电模式下大部分芯片的模
块被关电，仅MII管理接口（MDC, MDIO)可利用（PHY对管理传输有用，在MII上不会产生假信号），
要想离开掉电模式必须用软件或者硬件复位让PWRDWN脚为低。
14脚 CABLESTS/LINKSTS：输出脚，上电输入，下拉，Cable Status or Link Status，此脚用来显
示上电复位为输入的时候Cable是否是连接状态，0没有Cable连接，1有Cable连接。此脚也被用来显
示上电复位输入为高的时候LINK的连接状态，0有LINK,1没LINK
39 DISMDIX:HP自动翻转，1自动模式失效，0使能HP自动翻转
47 BGRESG P Bandgap Ground
48 BGRES O Bandgap Voltage Reference Resistor 6.8K ohm +/- 1%
42 XT2 I/O Crystal Output; REF_CLK input for RMII mode
43 XT1 I Crystal Input
1,2 AVDDR P Analog Receive Power output
9 AVDDT P Analog Transmit Power output
5 AGND P Analog Receive Ground
6 AGND P Analog Transmit Ground
46 AGND P Analog Substrate Ground
23,30,41 DVDD P Digital Power
15,33,44 DGND P Digital Ground
OP2 OP1 OP0 Function
0 0 0 Dual Speed 100/10 HDX
0 0 1 Reserved
0 1 0 Reserved
0 1 1 Manually Select 10TX HDX
1 0 0 Manually Select 10TX FDX
1 0 1 Manually Select 100TX HDX
1 1 0 Manually Select 100TX FDX
1 1 1 Auto-negotiation Enables All Capabilities
LED通过在上电复位后或者通过写PHY寄存器软件复位后每500MS闪烁一次，所有LED脚是双向脚，
可以配置成高有效或者低有效，如果这个脚被拉高，则复位后低有效，如果这个脚被拉低，则复位后
高有效。
正常的LED模式：pin31=ledmode=1;