2024年9月24日发(作者：阮策)
5.10用16K
X
1位的DRAM 芯片组成 64K
X
8位存储器，要求：
(1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5卩SQPU在1
yS
内至多要访问一次。试问采用 哪种
刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单 元刷新一遍所
需的实际刷新时间是多少？
(
1
)组建存储器共需
DRAM
芯片数
N=
(
64K*8
)
/
(
16K*1
)
=4*8
(片)。
每
8
片组成
16K
X
8
位的存储区，
产生片选信号：
A13~A0
作为片内地址，用
A15
、
A14
经
2:4
译码器
，逻辑框图如下(图有误：应该每组
8
片，每片数据线为
1
根)
(
2
)设
16K
X
8
位存储芯片的阵列结构为
128
行
X128
列，刷新周期为
2ms
。因为刷 新每行需
0.5
yS,
则两次(行)刷新的最大时间间隔应小于：
心遊
“55(
呵
128
为保证在每个
1
yS
内都留出
0.5
yS
给
CPU
访问内存，因此该
DRAM
适合采用分散式或 异步式刷新
方式，而不能采用集中式刷新方式。
若采用分散刷新方式， 则每个存储器读
/
写周期可视为
1
yS,
前
0.5
yS
用于读写，后
0.5
yS
用于
刷新。相当于每
1
yS
刷新一行，刷完一遍需要
小于
2ms
的要求；
若采用异步刷新方式，则应保证两次刷新的时间间隔小于
128
X
1
yS=
128
yS,
满足刷新周期
15.5
y S
如每隔
14
个读
写周期刷新一行，相当于每
15
yS
刷新一行，刷完一遍需要
128
x
15
yS=
1920
y S,
满足刷新 周期小于
2ms
的要求；
需要补充的知识：
刷新周期：从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止 的时间间隔。刷
新周期通常可以是
2ms
，
4ms
或
8ms
。
DRAM
一般是按行刷新，常用的刷新方式包括：
集中式：正常读
/
写操作与刷新操作分开进行，刷新集中完成。
特点：存在一段停止读
/
写操作的死时间，适用于高速存储器。
(
DRAM
共
128
行，刷新周期为
2ms
,读
/
写涮新时间均为
0.5
诃
分散式：一个存储系统周期分成两个时间片， 分时进行正常读
/
写操作和刷新操作。
特点：不存在停止读
/
写操作的死时间，但系统运行速度降低。
叩
(II
(127)
t
lit—|-tr—
刷新间隔
1
刘个系箏周期
()
tc
=
1
yS
为存储周期)
(
DRAM
共
128
行，刷新周期为
128
Q
,
tm
=
0.5
以为读
/
写时间，
tr
=
0.5
以为刷新时间,
异步式：前两种方式的结合，
个存储器刷新一遍。
每隔一段时间刷新一次， 只需保证在刷新周期内对整
5.11若某系统有24条地址线，字长为8位，其最大寻址空间为多少？现用
SRAM2114(1K*4)存储芯片组成存储系统，试问采用线选译码时需要多少个 2114存储芯
片？
该存储器的存储容量
=2
24
*8bit=16M
字节
需要
SRAM2114(1K*4)
存储芯片数目：
14*2=28
片
5.12在有16根地址总线的机系统中画出下列情况下存储器的地址译码和连 接图。
(1) 采用8K*1位存储芯片，形成 64KB存储器。
(2) 采用8K*1位存储芯片，形成 32KB存储器。
(3) 采用4K*1位存储芯片，形成 16KB存储器。
由于地址总线长度为
16
，故系统寻址空间为
2
16
8=64K 8bit
(1)
8K*1
位存储芯片地址长度为
位存储芯片，地址译码表为：
13
，构成
64KB
存储器需要
8
组，每组
8
个
8K*1
A1A3
A15 A14 A12 A11 A10 A9 A8 A7 A6 A5 A4 A2 A1 A0
3 .
第一组 地
址范围
第二组 地
址范围
第三组 地
址范围
第四组 地
共需
8
片
址范围
第五组 地
址范围
0000H~
1FFFH
2000H~
3FFFH
4000H~
5FFFH
6000H~
7FFFH
8000H~
9FFFH
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0
1
1
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0 0 0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1 1 1
0 0
0 0
0
0
1 1 1
0 0
0 0
1
1
1
1
1 1 1
0 0 0
1 1 1
0 0 0
0 0
8K*1
位存储
-H- LJL
心片
0 0
1 1
红色为片选
1 1 1
0 0 0
OAOOOH
第六组 地
1
~
址范围
0 0
1 1
0BFFFH
1 1 1 1
0 0 0
OCOOOH
第七组 地
1
~
址范围
0 0
1 1
0DFFFH
1
OEOOOH
第八组 地
1
~
0FFFFH
1
1 1 1
0 0 0 0 0
1 1
址范围
1 1 1
其连线图如下:
(2)
8K*1
位存储芯片地址长度为
位存储芯片，地址译码表为：
13
，构成
32KB
存储器需要
4
组，每组
8
个
8K*1
A1A3
A15 A14 A12 A11 A10 A9 A8 A7 A6 A5 A4 A2 A1 A0
3 .
第一组 地址
范围
共需
4
片
第二组 地址
范围
第三组 地址
范围
第四组 地址
范围
0000H~
1FFFH
2000H~
3FFFH
4000H~
5FFFH
6000H~
7FFFH
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0
1
1
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0 0 0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1 1 1
0 0
0 0
0
0
1 1 1
0 0
0 0
1
1
1
1
8K*1
位存储
-H- LJL
心片
红色为片选
1 1 1
0 0 0
1 1 1
0 0
其连线图如下:
(
3
)
4K*1
位存储芯片地址长度为
12
，构成
16KB
存储器需要
4
组，每组
8
个
4K*1
位存储芯片，地址译码表为：
A15 A14
第一片 地址
范围
共需
4
片
-H- LJL
A1A3
A12 A11 A10 A9 A8 A7 A6 A5 A4 A2 A1 A0
3 .
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0
1
1
1
1
0 0
0 0
1 1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0
0 0
0 0
0
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0000H~
0FFFH
1000H~
1FFFH
2000H~
2FFFH
3000H~
3FFFH
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1 1 1
1 1 1
第二片
4K*1
位存储
地址范围
心片
红色为片选
第三片 地址
范围
第四片 地址
范围
其连线图如下:
1 1 1
0 0 0 0 0
1 1 1 1 1
方案一:
CS
EN
A15
A14
A12
Q0
Q1
Q2
Q3
Q4〉
74LSQ38,
Q6
Q7
A0
〜
A11
AB
---
RD
4
n
CS
D
AB
n
CS
WR
一
1
—
/
AB
RD
2
CS
AB
二
------ 1
CS
RD 3
WR
RD 1
D
1
WR
D
— WR
D
4K*1位存储芯片
数据总线D
< ---------------
■*
万案一:
A12
5.13试为某8位计算机系统设计一个具有 8KB ROM和40KB RAM的存储
器。要求 ROM 用EPROM 芯片2732组成，从0000H地址开始；RAM用S RAM 芯片
6264组成，从 4000H地址开始。
查阅资料可知，
2732
容量为
4K
X
8（
字选线
12
根
）
,
6264
容量为
8K
X
8（
字选线
13
根
）
，
因此本系统中所需芯片数目及各芯片地址范围应如下表所示:
A1A3
A15 A14 A12 A11 A10 A9 A8 A7 A6 A5 A4 A2 A1
3 .
共需
2
片
第一片 地址
范围
第二片 地址
范围
第一片
地址范围
第二片 地址
共需
5
片
范围
0000H~
OFFFH
1000H~
1FFFH
4000H~
5FFFH
6000H~
7FFFH
8000H~
9FFFH
0BFFFH
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
0
0
0
0
1
1
0
0
1
1
0
0
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0
1 1
0 0
1 1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0
0 0
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
2732
构成系
统
ROM
红色为片选
1 1 1
1 1 1
0 0
0 0
0 0
0
0
0
0 0
1
1
1
1
0 0
0 0
1 1
1 1 1
1 1 1
6264
构成系
第三片 地址
统
RAM
范围
红色为片选
1 1 1
0 0 0
第四片 地址
0A000H~
范围
0 0
1 1 1 1 1
0 0 0
第五片 地址
0C000H~
1
0DFFFH
范围
1
0 0
1 1 1 1 1
说明：
①
8
位微机系统地址线一般为
16
位。采用全译码方式时，系统的
A
o
〜
A12
直接与
6264
的
13
根地址线相
连，系统的
A。
〜
An
直接与
2732
的
12
根地址线相连。片选信号由
74LS138
译码器产生，系统的
A
15
〜
A
13
作
为译码器的输入。
② 各芯片的数据总线（
D
o
~D
7
）直接与系统的数据总线相连。
③ 各芯片的控制信号线（
RD
、
WR
）直接与系统的控制信号线相连。
5.14试根据下图EPROM的接口特性，设计一个EPROM写入编程电路，并 给出控制软
件的流程。
+5V
D
o
~ D
7
A
o
~ A
7
。
0
~
。
7
A
0
~ A
13
CE
PGM
VCC
VPP
GND
高位地址译码
编程控制信号
RD
+ 12V
OE
EPROM
写入编程电路设计如下图所示:
D
0 7
----- -------------------------
~
D
+5V
A
0
〜A
3
入〜
A
VCC
VPP
GND
+12V
高位地址译码
控制模块
CE
编程控制信号
RD
PGM
OE
控制软件流程：
（
1
） 上电复位;
（2
） 高位地址译码信号
CE
为电平
”0”
有效，对存储器对应
0000H~1FFFH
地址的数
据依次进行写入操作，每个字节写入过程为：
OE
信号为电平
”1
”无效（写模式），
PGM
信号为电平
”0
”有效（编程控制模式），在
PGM
信号有效期间控制模块 送出数据信号，
对
EPROM
存储器进行写入编程操作。
（3
） 存储器地址为
1FFFH
时，写入操作完成，控制软件停止对
EPROM
的编程状态，
释放对
OE
信号和
PGM
信号的控制。
5.15试完成下面的 RAM系统扩充图。假设系统已占用
存地址空间，并拟将后面的连续地址空间分配给该扩充
0000~ 27FFH段内
RAM。
译码器输出
A15~A14
A13
0
0
A12
0
0
1
1
0
A11
A10~A0
地址空间
/Q0
/Q1
/Q2
/Q3
/Q4
/Q5
0
1
0
0000H~07FFH
0800H~0FFFH
1000H~17FFH
1800H~1FFFH
2000H~27FFH
2800H~2BFFH
2C00H~2FFFH
~1
1 1 1 1 1 1 1 1 1 1
0
0
00
1
1
1
0
0
1
0
000000000-
1 1111111111
/Q6
1
1
1
0
/Q7
1 1
—4
A15 ------
0
— L
E| c
4>—
E;
7
A14 ------
1 d
C 3 Q7
◎
Q
；
0
J77-
系统
A13 ------
B «
菟
A12 ------
A
A11
9 -----
07
A10
1 ______
D
广
Di
5.16某计算机系统的存储器地址空间为
为16K*1位的SRAM 芯片，
（1） 系统存储容量为多少？
A8000H~CFFFFH ,若采用单片容量
（2） 组成该存储系统共需该类芯片多少个？
（3） 整个系统应分为多少个芯片组？
（
1
） 该计算机系统的存储器地址空间为
A8000H~CFFFFH
，系统存储容量为：
（D0000H-A8000H） 8bit=28000H*8bit=160KB
（
2
） 单片容量为
16K*1
为的
SRAM
芯片的存储容量为
16Kbit=2KB
组成该存储系统共需该类芯片
分为
80/16=5
组芯片。
160KB/2KB=80
个
（
3
） 系统位宽为
16bit
，则每组芯片组需要
16
个单片容量为
16K*1
为的
SRAM
芯片 所有整个系统应
5■仃 由一个具有8个存储体的低位多体交叉存储体中， 如果处理器的访存地
址为以下八进制值。求该存储器比单体存储器的平均访问速度提高多少（忽
略初启时的延时）？
（1
1001
8
, 1002
8
,
1003
8
,
）
（2
1002
8
, 1004
8
, 1006
8
,
）
（3
1003
8
, 1006
8
, 1011
8
,
）
…，
1100
8
…，
1200
8
…，
1300
8
低位多体交叉存储体包含
8
个存储体，故处理器每次可同时访问相邻
（
1
） 访存地址为相邻地址，故存储器比单体存储器的平均访问速度提高
（
2
） 访存地址为间隔
2
个地址，故存储器比单体存储器的平均访问速度提高
（
3
） 访存地址为间隔
3
个地址，将访存地址转换为十进制数为
8
个地址的数据
8
倍；
4
倍；
3
、
6
、
9
、
12
、
15
、
18
、
21
、
24
、
27
,分别除
8
的余数为
3
、
6
、
1
、
4
、
7
、
1
、
5
、
0
、
3
,故存储器比单体存储器 的平均访问速度提高
8
倍。
2024年9月24日发(作者：阮策)
5.10用16K
X
1位的DRAM 芯片组成 64K
X
8位存储器，要求：
(1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5卩SQPU在1
yS
内至多要访问一次。试问采用 哪种
刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单 元刷新一遍所
需的实际刷新时间是多少？
(
1
)组建存储器共需
DRAM
芯片数
N=
(
64K*8
)
/
(
16K*1
)
=4*8
(片)。
每
8
片组成
16K
X
8
位的存储区，
产生片选信号：
A13~A0
作为片内地址，用
A15
、
A14
经
2:4
译码器
，逻辑框图如下(图有误：应该每组
8
片，每片数据线为
1
根)
(
2
)设
16K
X
8
位存储芯片的阵列结构为
128
行
X128
列，刷新周期为
2ms
。因为刷 新每行需
0.5
yS,
则两次(行)刷新的最大时间间隔应小于：
心遊
“55(
呵
128
为保证在每个
1
yS
内都留出
0.5
yS
给
CPU
访问内存，因此该
DRAM
适合采用分散式或 异步式刷新
方式，而不能采用集中式刷新方式。
若采用分散刷新方式， 则每个存储器读
/
写周期可视为
1
yS,
前
0.5
yS
用于读写，后
0.5
yS
用于
刷新。相当于每
1
yS
刷新一行，刷完一遍需要
小于
2ms
的要求；
若采用异步刷新方式，则应保证两次刷新的时间间隔小于
128
X
1
yS=
128
yS,
满足刷新周期
15.5
y S
如每隔
14
个读
写周期刷新一行，相当于每
15
yS
刷新一行，刷完一遍需要
128
x
15
yS=
1920
y S,
满足刷新 周期小于
2ms
的要求；
需要补充的知识：
刷新周期：从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止 的时间间隔。刷
新周期通常可以是
2ms
，
4ms
或
8ms
。
DRAM
一般是按行刷新，常用的刷新方式包括：
集中式：正常读
/
写操作与刷新操作分开进行，刷新集中完成。
特点：存在一段停止读
/
写操作的死时间，适用于高速存储器。
(
DRAM
共
128
行，刷新周期为
2ms
,读
/
写涮新时间均为
0.5
诃
分散式：一个存储系统周期分成两个时间片， 分时进行正常读
/
写操作和刷新操作。
特点：不存在停止读
/
写操作的死时间，但系统运行速度降低。
叩
(II
(127)
t
lit—|-tr—
刷新间隔
1
刘个系箏周期
()
tc
=
1
yS
为存储周期)
(
DRAM
共
128
行，刷新周期为
128
Q
,
tm
=
0.5
以为读
/
写时间，
tr
=
0.5
以为刷新时间,
异步式：前两种方式的结合，
个存储器刷新一遍。
每隔一段时间刷新一次， 只需保证在刷新周期内对整
5.11若某系统有24条地址线，字长为8位，其最大寻址空间为多少？现用
SRAM2114(1K*4)存储芯片组成存储系统，试问采用线选译码时需要多少个 2114存储芯
片？
该存储器的存储容量
=2
24
*8bit=16M
字节
需要
SRAM2114(1K*4)
存储芯片数目：
14*2=28
片
5.12在有16根地址总线的机系统中画出下列情况下存储器的地址译码和连 接图。
(1) 采用8K*1位存储芯片，形成 64KB存储器。
(2) 采用8K*1位存储芯片，形成 32KB存储器。
(3) 采用4K*1位存储芯片，形成 16KB存储器。
由于地址总线长度为
16
，故系统寻址空间为
2
16
8=64K 8bit
(1)
8K*1
位存储芯片地址长度为
位存储芯片，地址译码表为：
13
，构成
64KB
存储器需要
8
组，每组
8
个
8K*1
A1A3
A15 A14 A12 A11 A10 A9 A8 A7 A6 A5 A4 A2 A1 A0
3 .
第一组 地
址范围
第二组 地
址范围
第三组 地
址范围
第四组 地
共需
8
片
址范围
第五组 地
址范围
0000H~
1FFFH
2000H~
3FFFH
4000H~
5FFFH
6000H~
7FFFH
8000H~
9FFFH
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0
1
1
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0 0 0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1 1 1
0 0
0 0
0
0
1 1 1
0 0
0 0
1
1
1
1
1 1 1
0 0 0
1 1 1
0 0 0
0 0
8K*1
位存储
-H- LJL
心片
0 0
1 1
红色为片选
1 1 1
0 0 0
OAOOOH
第六组 地
1
~
址范围
0 0
1 1
0BFFFH
1 1 1 1
0 0 0
OCOOOH
第七组 地
1
~
址范围
0 0
1 1
0DFFFH
1
OEOOOH
第八组 地
1
~
0FFFFH
1
1 1 1
0 0 0 0 0
1 1
址范围
1 1 1
其连线图如下:
(2)
8K*1
位存储芯片地址长度为
位存储芯片，地址译码表为：
13
，构成
32KB
存储器需要
4
组，每组
8
个
8K*1
A1A3
A15 A14 A12 A11 A10 A9 A8 A7 A6 A5 A4 A2 A1 A0
3 .
第一组 地址
范围
共需
4
片
第二组 地址
范围
第三组 地址
范围
第四组 地址
范围
0000H~
1FFFH
2000H~
3FFFH
4000H~
5FFFH
6000H~
7FFFH
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0
1
1
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0 0 0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1 1 1
0 0
0 0
0
0
1 1 1
0 0
0 0
1
1
1
1
8K*1
位存储
-H- LJL
心片
红色为片选
1 1 1
0 0 0
1 1 1
0 0
其连线图如下:
(
3
)
4K*1
位存储芯片地址长度为
12
，构成
16KB
存储器需要
4
组，每组
8
个
4K*1
位存储芯片，地址译码表为：
A15 A14
第一片 地址
范围
共需
4
片
-H- LJL
A1A3
A12 A11 A10 A9 A8 A7 A6 A5 A4 A2 A1 A0
3 .
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0
1
1
1
1
0 0
0 0
1 1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0
0 0
0 0
0
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0000H~
0FFFH
1000H~
1FFFH
2000H~
2FFFH
3000H~
3FFFH
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1 1 1
1 1 1
第二片
4K*1
位存储
地址范围
心片
红色为片选
第三片 地址
范围
第四片 地址
范围
其连线图如下:
1 1 1
0 0 0 0 0
1 1 1 1 1
方案一:
CS
EN
A15
A14
A12
Q0
Q1
Q2
Q3
Q4〉
74LSQ38,
Q6
Q7
A0
〜
A11
AB
---
RD
4
n
CS
D
AB
n
CS
WR
一
1
—
/
AB
RD
2
CS
AB
二
------ 1
CS
RD 3
WR
RD 1
D
1
WR
D
— WR
D
4K*1位存储芯片
数据总线D
< ---------------
■*
万案一:
A12
5.13试为某8位计算机系统设计一个具有 8KB ROM和40KB RAM的存储
器。要求 ROM 用EPROM 芯片2732组成，从0000H地址开始；RAM用S RAM 芯片
6264组成，从 4000H地址开始。
查阅资料可知，
2732
容量为
4K
X
8（
字选线
12
根
）
,
6264
容量为
8K
X
8（
字选线
13
根
）
，
因此本系统中所需芯片数目及各芯片地址范围应如下表所示:
A1A3
A15 A14 A12 A11 A10 A9 A8 A7 A6 A5 A4 A2 A1
3 .
共需
2
片
第一片 地址
范围
第二片 地址
范围
第一片
地址范围
第二片 地址
共需
5
片
范围
0000H~
OFFFH
1000H~
1FFFH
4000H~
5FFFH
6000H~
7FFFH
8000H~
9FFFH
0BFFFH
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
0
0
0
0
1
1
0
0
1
1
0
0
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0
1 1
0 0
1 1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0
0 0
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
2732
构成系
统
ROM
红色为片选
1 1 1
1 1 1
0 0
0 0
0 0
0
0
0
0 0
1
1
1
1
0 0
0 0
1 1
1 1 1
1 1 1
6264
构成系
第三片 地址
统
RAM
范围
红色为片选
1 1 1
0 0 0
第四片 地址
0A000H~
范围
0 0
1 1 1 1 1
0 0 0
第五片 地址
0C000H~
1
0DFFFH
范围
1
0 0
1 1 1 1 1
说明：
①
8
位微机系统地址线一般为
16
位。采用全译码方式时，系统的
A
o
〜
A12
直接与
6264
的
13
根地址线相
连，系统的
A。
〜
An
直接与
2732
的
12
根地址线相连。片选信号由
74LS138
译码器产生，系统的
A
15
〜
A
13
作
为译码器的输入。
② 各芯片的数据总线（
D
o
~D
7
）直接与系统的数据总线相连。
③ 各芯片的控制信号线（
RD
、
WR
）直接与系统的控制信号线相连。
5.14试根据下图EPROM的接口特性，设计一个EPROM写入编程电路，并 给出控制软
件的流程。
+5V
D
o
~ D
7
A
o
~ A
7
。
0
~
。
7
A
0
~ A
13
CE
PGM
VCC
VPP
GND
高位地址译码
编程控制信号
RD
+ 12V
OE
EPROM
写入编程电路设计如下图所示:
D
0 7
----- -------------------------
~
D
+5V
A
0
〜A
3
入〜
A
VCC
VPP
GND
+12V
高位地址译码
控制模块
CE
编程控制信号
RD
PGM
OE
控制软件流程：
（
1
） 上电复位;
（2
） 高位地址译码信号
CE
为电平
”0”
有效，对存储器对应
0000H~1FFFH
地址的数
据依次进行写入操作，每个字节写入过程为：
OE
信号为电平
”1
”无效（写模式），
PGM
信号为电平
”0
”有效（编程控制模式），在
PGM
信号有效期间控制模块 送出数据信号，
对
EPROM
存储器进行写入编程操作。
（3
） 存储器地址为
1FFFH
时，写入操作完成，控制软件停止对
EPROM
的编程状态，
释放对
OE
信号和
PGM
信号的控制。
5.15试完成下面的 RAM系统扩充图。假设系统已占用
存地址空间，并拟将后面的连续地址空间分配给该扩充
0000~ 27FFH段内
RAM。
译码器输出
A15~A14
A13
0
0
A12
0
0
1
1
0
A11
A10~A0
地址空间
/Q0
/Q1
/Q2
/Q3
/Q4
/Q5
0
1
0
0000H~07FFH
0800H~0FFFH
1000H~17FFH
1800H~1FFFH
2000H~27FFH
2800H~2BFFH
2C00H~2FFFH
~1
1 1 1 1 1 1 1 1 1 1
0
0
00
1
1
1
0
0
1
0
000000000-
1 1111111111
/Q6
1
1
1
0
/Q7
1 1
—4
A15 ------
0
— L
E| c
4>—
E;
7
A14 ------
1 d
C 3 Q7
◎
Q
；
0
J77-
系统
A13 ------
B «
菟
A12 ------
A
A11
9 -----
07
A10
1 ______
D
广
Di
5.16某计算机系统的存储器地址空间为
为16K*1位的SRAM 芯片，
（1） 系统存储容量为多少？
A8000H~CFFFFH ,若采用单片容量
（2） 组成该存储系统共需该类芯片多少个？
（3） 整个系统应分为多少个芯片组？
（
1
） 该计算机系统的存储器地址空间为
A8000H~CFFFFH
，系统存储容量为：
（D0000H-A8000H） 8bit=28000H*8bit=160KB
（
2
） 单片容量为
16K*1
为的
SRAM
芯片的存储容量为
16Kbit=2KB
组成该存储系统共需该类芯片
分为
80/16=5
组芯片。
160KB/2KB=80
个
（
3
） 系统位宽为
16bit
，则每组芯片组需要
16
个单片容量为
16K*1
为的
SRAM
芯片 所有整个系统应
5■仃 由一个具有8个存储体的低位多体交叉存储体中， 如果处理器的访存地
址为以下八进制值。求该存储器比单体存储器的平均访问速度提高多少（忽
略初启时的延时）？
（1
1001
8
, 1002
8
,
1003
8
,
）
（2
1002
8
, 1004
8
, 1006
8
,
）
（3
1003
8
, 1006
8
, 1011
8
,
）
…，
1100
8
…，
1200
8
…，
1300
8
低位多体交叉存储体包含
8
个存储体，故处理器每次可同时访问相邻
（
1
） 访存地址为相邻地址，故存储器比单体存储器的平均访问速度提高
（
2
） 访存地址为间隔
2
个地址，故存储器比单体存储器的平均访问速度提高
（
3
） 访存地址为间隔
3
个地址，将访存地址转换为十进制数为
8
个地址的数据
8
倍；
4
倍；
3
、
6
、
9
、
12
、
15
、
18
、
21
、
24
、
27
,分别除
8
的余数为
3
、
6
、
1
、
4
、
7
、
1
、
5
、
0
、
3
,故存储器比单体存储器 的平均访问速度提高
8
倍。